DC-DC产品设计PCB注意事项

举报
梦笔生花 发表于 2024/09/02 21:55:44 2024/09/02
【摘要】 DC-DC的电路比LDO会复杂很多,噪声也更大,布局和layout要求更高,layout的好坏直接影响DC-DC的性能,所以了解DC-DC的layout至关重要。 一、Bad Layout EMI,DC-DC的SW管脚上面会有较高的dv/dt, 比较高的dv/dt会引起比较大的EMI干扰; 地线噪声,地走线不好,会在地线上面会产生比较大的开关噪声,而这些噪声会影响到其它部分的电路; 布线上

DC-DC的电路比LDO会复杂很多,噪声也更大,布局和layout要求更高,layout的好坏直接影响DC-DC的性能,所以了解DC-DC的layout至关重要。

一、Bad Layout

EMI,DC-DC的SW管脚上面会有较高的dv/dt, 比较高的dv/dt会引起比较大的EMI干扰;

地线噪声,地走线不好,会在地线上面会产生比较大的开关噪声,而这些噪声会影响到其它部分的电路;

布线上产生电压降,走线太长,会使走线上产生压降,而降低整个DC-DC的效率;

二、一般原则

开关大电流回路尽量短;

信号地和大电流地(功率地)单独走线,并在芯片GND处单点连接;

① 开关回路短

  下图中红色LOOP1为DC-DC高边管导通,低边管关闭时的电流流向;绿色LOOP2的为高边管关闭,低边管开启时的电流流向;

  为使这两个回路尽量小,引入更少的干扰,需要遵从如下几点原则:

  电感尽量靠近SW管脚;

  输入电容尽量靠近VIN管脚;

  输入输出电容的地尽量靠近PGND脚;

  使用铺铜的方式走线;

为什么要这么做?

  走线过细过长会增大阻抗,大电流在此大阻抗上会产生比较高的纹波电压;

  走线过细过长会增大寄生电感,此电感上耦合开关噪声,影响DC-DC稳定性,造成EMI问题;

  寄生电容和阻抗会增大开关损耗和导通损耗,影响DC-DC效率;

② 单点接地

  单点接地,指的是信号地和功率地进行单点接地,功率地上会有比较大的开关噪声,所以需要尽量避免对敏感小信号造成干扰,如FB反馈管脚。

  大电流地:L,Cin,Cout,Cboot连接到大电流地的网络;

  小电流地:Css,Rfb1,Rfb2单独连接到信号地的网络;

下图是TI的一个开发板的layout,红色为上管开时的电流路径,蓝色为下管开时的电流路径;如下的layout有如下比较好的优点:

  ① 输入输出电容的GND用铜皮进行连接,摆件时,两者的地尽量放一起;

  ② DC-DC Ton和Toff时的电流路径都很短;

  ③ 右边小信号是单点接地,距离比较远,免受左边大电流开关噪声的影响;

TPSM82866C评估板

PCB Layouts

三、实例

如下给出一个典型DC-DC BUCK电路的layout,SPEC中给出如下几点:

  输入电容,高边MOS管,和续流二极管形成的开关回路尽可能小和短;

  输入电容尽可能靠近Vin Pin脚;

  确保所有反馈连接短而直接,反馈电阻和补偿元件尽可能靠近芯片;

  SW远离敏感信号,如FB;

  将VIN、SW,特别是GND分别连接到一个大的铜区,以冷却芯片,提高热性能和长期可靠性;

  DC-DC BUCK典型电路

  layout指导

四、小结

DC-DC电路的layout至关重要,直接影响到DC-DC的工作稳定性和性能,一般DC-DC芯片的SPEC都会给出layout指导,可参考进行设计。


【版权声明】本文为华为云社区用户原创内容,转载时必须标注文章的来源(华为云社区)、文章链接、文章作者等基本信息, 否则作者和本社区有权追究责任。如果您发现本社区中有涉嫌抄袭的内容,欢迎发送邮件进行举报,并提供相关证据,一经查实,本社区将立刻删除涉嫌侵权内容,举报邮箱: cloudbbs@huaweicloud.com
  • 点赞
  • 收藏
  • 关注作者

评论(0

0/1000
抱歉,系统识别当前为高风险访问,暂不支持该操作

全部回复

上滑加载中

设置昵称

在此一键设置昵称,即可参与社区互动!

*长度不超过10个汉字或20个英文字符,设置后3个月内不可修改。

*长度不超过10个汉字或20个英文字符,设置后3个月内不可修改。