【 FPGA 】设置输出延迟（Output Delay）
【摘要】 上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看：
在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。
由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。
下面分析静态时序路径：
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上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看：
在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。
由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。
下面分析静态时序路径：
文章来源: reborn.blog.csdn.net，作者：李锐博恩，版权归原作者所有，如需转载，请联系作者。
原文链接：reborn.blog.csdn.net/article/details/85056982
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