【 FPGA 】7 Series FPGA中对MUX的设计指导

目录

MUXF7_D

MUXF7_L

MUXF8

MUXF8_D

MUXF8_L

内容来自：Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs

MUXF7
Primitive: 2-to-1 Look-Up Table Multiplexer with General Output

该设计元件是一个双输入多路复用器，它与两个LUT6元件相结合，可以创建任何7输入功能，8：1多路复用器或其他高达12位宽的逻辑功能。 LUT6元件的本地输出连接到MUXF7的I0和I1输入。 S输入由任何内部网络驱动。 低时，S选择I0。 高时，S选择I1。

O输出是通用互连。
变体“MUXF7_D”和“MUXF7_L”提供了其他类型的输出，可供不同的时序模型使用，以实现更准确的预布局时序估计。

Verilog InstantiationTemplate
// MUXF7: CLB MUX to tie two LUT6's together with general output
// 7 Series
// Xilinx HDL Libraries Guide, version 14.7
MUXF7 MUXF7_inst (
.O(O), // Output of MUX to general routing
.I0(I0), // Input (tie to LUT6 O6 pin)
.I1(I1), // Input (tie to LUT6 O6 pin)
.S(S) // Input select to MUX
);
// End of MUXF7_inst instantiation

MUXF7_D

Primitive: 2-to-1 Look-Up Table Multiplexer with Dual Output

这个元器件和上面的描述一致，区别在于输出的部分：

输出O和LO在功能上是相同的。 O输出是通用互连。 LO输出连接到同一CLB片中的其他输入。
See also "MUXF7" and "MUXF7_L".

Verilog InstantiationTemplate
// MUXF7_D: CLB MUX to tie two LUT6's together with general and local outputs
// 7 Series
// Xilinx HDL Libraries Guide, version 14.7
MUXF7_D MUXF7_D_inst (
.LO(LO), // Output of MUX to local routing
.O(O), // Output of MUX to general routing
.I0(I0), // Input (tie to LUT6 O6 pin)
.I1(I1), // Input (tie to LUT6 O6 pin)
.S(S) // Input select to MUX
);
// End of MUXF7_D_inst instantiation

MUXF7_L

Primitive: 2-to-1 look-up table Multiplexer with Local Output

同样，输出由区别：

LO输出连接到同一CLB片中的其他输入。

Verilog InstantiationTemplate
// MUXF7_L: CLB MUX to tie two LUT6's together with local output
// 7 Series
// Xilinx HDL Libraries Guide, version 14.7
MUXF7_L MUXF7_L_inst (
.LO(LO), // Output of MUX to local routing
.I0(I0), // Input (tie to LUT6 O6 pin)
.I1(I1), // Input (tie to LUT6 O6 pin)
.S(S) // Input select to MUX
);
// End of MUXF7_L_inst instantiation

MUXF8

Primitive: 2-to-1 Look-Up Table Multiplexer with General Output

Introduction
该设计元件是一个双输入多路复用器，结合两个MUXF7多路复用器及其四个相关的LUT6元件，可以创建任何8输入功能，16：1多路复用器或其他高达24位的逻辑功能 宽。 MUXF7的本地输出连接到MUXF8的I0和I1输入。 S输入由任何内部网络驱动。 低时，S选择I0。 高时，S选择I1。

O输出是通用互连。
变体“MUXF8_D”和“MUXF8_L”提供了其他类型的输出，可供不同的时序模型使用，以实现更准确的预布局时序估计。

Verilog InstantiationTemplate
// MUXF8: CLB MUX to tie two MUXF7's together with general output
// 7 Series
// Xilinx HDL Libraries Guide, version 14.7
MUXF8 MUXF8_inst (
.O(O), // Output of MUX to general routing
.I0(I0), // Input (tie to MUXF7 L/LO out)
.I1(I1), // Input (tie to MUXF7 L/LO out)
.S(S) // Input select to MUX
);
// End of MUXF8_inst instantiation

变体同MUXF7一致，下面简洁给出：

MUXF8_D

Primitive: 2-to-1 Look-Up Table Multiplexer with Dual Output

输出O和LO在功能上是相同的。 O输出是通用互连。 LO输出连接到同一CLB片中的其他输入。
See also "MUXF8" and "MUXF8_L".

MUXF8_L

Primitive: 2-to-1 Look-Up Table Multiplexer with Local Output

The LO output connects to other inputs in the same CLB slice.
See also "MUXF8" and "MUXF8_D".

文章来源: reborn.blog.csdn.net，作者：李锐博恩，版权归原作者所有，如需转载，请联系作者。

原文链接：reborn.blog.csdn.net/article/details/85125802