【 FPGA 】BUFHCE 案例浅析

先给出UG953对BUGHCE的介绍：

BUFHCE

Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable

BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，时钟使能输入（CE）允许对时钟使能或门控进行更细粒度的控制，以允许电路或部分设计的功率降低，而不是经常使用。 

Refer to the 7 series FPGA Clocking Resources User Guide for details about using this component.

CE： 允许信号从I传播到O.当为低电平时，执行输出到INIT_OUT值的无干扰转换。

Verilog Instantiation Template

// BUFHCE: HROW Clock Buffer for a Single Clocking Region with Clock Enable
// 7 Series
// Xilinx HDL Libraries Guide, version 2017.2
BUFHCE #(
.CE_TYPE("SYNC"), // "SYNC" (glitchless switching) or "ASYNC" (immediate switch)
.INIT_OUT(0) // Initial output value (0-1)
)
BUFHCE_inst (
.O(O), // 1-bit output: Clock output
.CE(CE), // 1-bit input: Active high enable
.I(I) // 1-bit input: Clock input
);
// End of BUFHCE_inst instantiation

以上都是数据手册UG953对BUFHCE的介绍。

查询这个Buff的原因是因为今天打开了Vivado2014，查看了里面的例子项目：wave_gen，在时钟产生的RTL代码中出现了这个原语而不知道什么作用，从数据手册上的说法可以看出，这里不就是为了让输入时钟上树，上全局时钟树的作用嘛。我说的对不对呢？如果不对，欢迎提出，我表示感谢。

  BUFHCE #(
   .INIT_OUT(0)  // Initial output value
  )
  BUFHCE_clk_samp_i0
  (
     .O        (clk_samp),   // 1-bit The output of the BUFH
     .CE       (en_clk_samp),// 1-bit Enables propagation of signal from I to O
     .I        (clk_tx)      // 1-bit The input to the BUFH
  ); // BUFHCE

关于全局时钟树，见博文：https://blog.csdn.net/Reborn_Lee/article/details/84564542

当然可以通过BUFG来上树了，但是呢？这个BUFH有什么不同之处呢？

上面也描述了：这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。

这是不是捡漏的作用啊，看看全局时钟网络没用的部分，通过这个BUFH来上树。

文章来源: reborn.blog.csdn.net，作者：李锐博恩，版权归原作者所有，如需转载，请联系作者。

原文链接：reborn.blog.csdn.net/article/details/85469936