【 FPGA 】玩玩带有异步复位,同步使能的D触发器的两种实现方式

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李锐博恩 发表于 2021/07/15 05:37:45 2021/07/15
【摘要】 第一种,正儿八经: 带异步复位,同步使能的D触发器: module dff_reset_en_1seg( input clk, input reset, input en, input d, output reg q ); always @(posedge clk, posedge reset) begin if(reset) q <= 1'b0; else if(...

第一种,正儿八经:

带异步复位,同步使能的D触发器:


  
  1. module dff_reset_en_1seg(
  2. input clk,
  3. input reset,
  4. input en,
  5. input d,
  6. output reg q
  7. );
  8. always @(posedge clk, posedge reset)
  9. begin
  10. if(reset)
  11. q <= 1'b0;
  12. else if(en)
  13. q <= d;
  14. end
  15. endmodule

行为测试:


  
  1. `timescale 1ns / 1ps
  2. //
  3. // Company:
  4. // Engineer:
  5. //
  6. // Create Date: 2019/01/03 10:39:16
  7. // Design Name:
  8. // Module Name: dff_tb
  9. // Project Name:
  10. // Target Devices:
  11. // Tool Versions:
  12. // Description:
  13. //
  14. // Dependencies:
  15. //
  16. // Revision:
  17. // Revision 0.01 - File Created
  18. // Additional Comments:
  19. //
  20. //
  21. module dff_tb;
  22. reg reset;
  23. reg en;
  24. reg CLK;
  25. reg d;
  26. wire q;
  27. // Note: CLK must be defined as a reg when using this method
  28. parameter PERIOD = 10;
  29. always begin
  30. CLK = 1'b0;
  31. #(PERIOD/2) CLK = 1'b1;
  32. #(PERIOD/2);
  33. end
  34. initial begin
  35. reset = 1'b1;
  36. en = 1'b1;
  37. d = 1'b0;
  38. #60
  39. reset = 1'b0;
  40. en = 1'b0;
  41. d = 1'b1;
  42. #100;
  43. en = 1'b1;
  44. d = 1'b1;
  45. end
  46. dff_reset_en_1seg uu1(.clk(CLK), .reset(reset), .en(en),
  47. .d(d), .q(q) );
  48. endmodule

可见,分三个阶段,复位,保持,跟随!

第二种:两段式含异步复位和同步使能的D触发器。

这个触发器没有问题,下面用常规的触发器来实现一个带有异步复位和同步使能的D触发器(练习代码,有点无聊):


  
  1. `timescale 1ns / 1ps
  2. //
  3. // Company:
  4. // Engineer:
  5. //
  6. // Create Date: 2019/01/03 10:34:30
  7. // Design Name:
  8. // Module Name: dff_reset_en_1seg
  9. // Project Name:
  10. // Target Devices:
  11. // Tool Versions:
  12. // Description:
  13. //
  14. // Dependencies:
  15. //
  16. // Revision:
  17. // Revision 0.01 - File Created
  18. // Additional Comments:
  19. //
  20. //
  21. module dff_reset_en_1seg(
  22. input clk,
  23. input reset,
  24. input en,
  25. input d,
  26. output reg q
  27. );
  28. reg r_reg,r_next;
  29. always @(posedge clk, posedge reset)
  30. begin
  31. if(reset)
  32. r_reg <= 1'b0;
  33. else
  34. r_reg <= r_next;
  35. end
  36. //next-state logic
  37. always @*
  38. begin
  39. if(en)
  40. r_next = d;
  41. else
  42. r_next = r_reg;
  43. end
  44. //output logic
  45. always @*
  46. q = r_reg;
  47. endmodule

这段代码用于实现同样的功能。

 

文章来源: reborn.blog.csdn.net,作者:李锐博恩,版权归原作者所有,如需转载,请联系作者。

原文链接:reborn.blog.csdn.net/article/details/85682438

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