【 FPGA 】控制数码管动态扫描显示的小实验

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李锐博恩 发表于 2021/07/15 04:42:49 2021/07/15
【摘要】   实验的功能很简单,就是让4个数码管每隔1s递增显示,使用动态扫描的方式来实现。 从这个功能的描述可以看出,我们首先要写一个计数器模块,来让计数值每隔1s增加1,暂时实现的是16进制的东西,从0到f,之后10到1f等等。 我们的实验平台的系统时钟是25MHz,不是25MHz的实验平台,可以通过PLL来分频或倍频得到25MHz的时钟。 其次,写一个模块来控制...

 

实验的功能很简单,就是让4个数码管每隔1s递增显示,使用动态扫描的方式来实现。

从这个功能的描述可以看出,我们首先要写一个计数器模块,来让计数值每隔1s增加1,暂时实现的是16进制的东西,从0到f,之后10到1f等等。

我们的实验平台的系统时钟是25MHz,不是25MHz的实验平台,可以通过PLL来分频或倍频得到25MHz的时钟。

其次,写一个模块来控制数码管的位选和段选。

实验平台的数码管是共阴极的,也就是片选端低电平有效。

还需要注意的一个问题是:

片选控制信号的刷新速度必须足够快才能避免闪烁感,但也不能太快,以免影响数码管的开关切换,最佳的工作频率为1000Hz左右。如果FPGA的时钟为50MHz,那么至少跑5*10^4个周期,也即50000个周期刷新一次才行,我们知道2^16=65536,2^15=32768。

当然,这里的时钟是25Mhz,所以我们需要计数大概25000个周期才能刷新一次。

上面的最佳工作频率是1000hz的说法是否权威呢?我不知道,但是实验证明能用。

先给出计数模块的Verilog描述:


  
  1. /
  2. //工程硬件平台: Xilinx Spartan 6 FPGA
  3. /
  4. module counter(
  5. input clk, //时钟信号,25MHz
  6. input rst_n, //复位信号,低电平有效
  7. output reg[15:0] display_num //数码管显示数据,[15:12]--数码管千位,[11:8]--数码管百位,[7:4]--数码管十位,[3:0]--数码管个位
  8. );
  9. //-------------------------------------------------
  10. //1s定时产生逻辑
  11. reg[24:0] timer_cnt; //1s计数器,0-24999999
  12. //1s定时计数
  13. always @(posedge clk or negedge rst_n)
  14. if(!rst_n) timer_cnt <= 25'd0;
  15. else if(timer_cnt < 25'd24_999_999) timer_cnt <= timer_cnt+1'b1;
  16. else timer_cnt <= 25'd0;
  17. wire timer_1s_flag = (timer_cnt == 25'd24_999_999); //1s定时到标志位,高有效一个时钟周期
  18. //-------------------------------------------------
  19. //递增数据产生逻辑
  20. //显示数据每秒递增
  21. always @(posedge clk or negedge rst_n)
  22. if(!rst_n) display_num <= 16'd0;
  23. else if(timer_1s_flag) display_num <= display_num+1'b1;
  24. endmodule

 

再给出片选和段选控制的Verilog描述:


  
  1. /
  2. //工程硬件平台: Xilinx Spartan 6 FPGA
  3. /
  4. module seg7(
  5. input clk, //时钟信号,25MHz
  6. input rst_n, //复位信号,低电平有效
  7. input[15:0] display_num, //数码管显示数据,[15:12]--数码管千位,[11:8]--数码管百位,[7:4]--数码管十位,[3:0]--数码管个位
  8. output reg[3:0] dtube_cs_n, //7段数码管位选信号
  9. output reg[7:0] dtube_data //7段数码管段选信号(包括小数点为8段)
  10. );
  11. //-------------------------------------------------
  12. //参数定义
  13. //数码管显示 0~F 对应段选输出
  14. parameter NUM0 = 8'h3f,//c0,
  15. NUM1 = 8'h06,//f9,
  16. NUM2 = 8'h5b,//a4,
  17. NUM3 = 8'h4f,//b0,
  18. NUM4 = 8'h66,//99,
  19. NUM5 = 8'h6d,//92,
  20. NUM6 = 8'h7d,//82,
  21. NUM7 = 8'h07,//F8,
  22. NUM8 = 8'h7f,//80,
  23. NUM9 = 8'h6f,//90,
  24. NUMA = 8'h77,//88,
  25. NUMB = 8'h7c,//83,
  26. NUMC = 8'h39,//c6,
  27. NUMD = 8'h5e,//a1,
  28. NUME = 8'h79,//86,
  29. NUMF = 8'h71,//8e;
  30. NDOT = 8'h80; //小数点显示
  31. //数码管位选 0~3 对应输出
  32. parameter CSN = 4'b1111,
  33. CS0 = 4'b1110,
  34. CS1 = 4'b1101,
  35. CS2 = 4'b1011,
  36. CS3 = 4'b0111;
  37. parameter N = 17;//高两位控制片选,其他位用于分频
  38. //-------------------------------------------------
  39. //分时显示数据控制单元
  40. reg[3:0] current_display_num; //当前显示数据
  41. reg[N-1:0] div_cnt; //分时计数器
  42. //分时计数器
  43. always @(posedge clk or negedge rst_n)
  44. if(!rst_n) div_cnt <= 0;
  45. else div_cnt <= div_cnt+1'b1;
  46. //显示数据
  47. always @(posedge clk or negedge rst_n)
  48. if(!rst_n) current_display_num <= 4'h0;
  49. else begin
  50. case(div_cnt[N-1:N-2])
  51. 2'b00: current_display_num <= display_num[3:0];
  52. 2'b01: current_display_num <= display_num[7:4];
  53. 2'b10: current_display_num <= display_num[11:8];
  54. 2'b11: current_display_num <= display_num[15:12];
  55. default: ;
  56. endcase
  57. end
  58. //段选数据译码
  59. always @(posedge clk or negedge rst_n)
  60. if(!rst_n) dtube_data <= NUM0;
  61. else begin
  62. case(current_display_num)
  63. 4'h0: dtube_data <= NUM0;
  64. 4'h1: dtube_data <= NUM1;
  65. 4'h2: dtube_data <= NUM2;
  66. 4'h3: dtube_data <= NUM3;
  67. 4'h4: dtube_data <= NUM4;
  68. 4'h5: dtube_data <= NUM5;
  69. 4'h6: dtube_data <= NUM6;
  70. 4'h7: dtube_data <= NUM7;
  71. 4'h8: dtube_data <= NUM8;
  72. 4'h9: dtube_data <= NUM9;
  73. 4'ha: dtube_data <= NUMA;
  74. 4'hb: dtube_data <= NUMB;
  75. 4'hc: dtube_data <= NUMC;
  76. 4'hd: dtube_data <= NUMD;
  77. 4'he: dtube_data <= NUME;
  78. 4'hf: dtube_data <= NUMF;
  79. default: ;
  80. endcase
  81. end
  82. //位选译码
  83. always @(posedge clk or negedge rst_n)
  84. if(!rst_n) dtube_cs_n <= CSN;
  85. else begin
  86. case(div_cnt[N-1:N-2])
  87. 2'b00: dtube_cs_n <= CS0;
  88. 2'b01: dtube_cs_n <= CS1;
  89. 2'b10: dtube_cs_n <= CS2;
  90. 2'b11: dtube_cs_n <= CS3;
  91. default: dtube_cs_n <= CSN;
  92. endcase
  93. end
  94. endmodule

最后给出主模块,调用上述两个模块:


  
  1. /
  2. //工程硬件平台: Xilinx Spartan 6 FPGA
  3. ///产生一个每秒递增的16bit数据以16进制方式显示在4位数码管上
  4. module sp6(
  5. input ext_clk_25m, //外部输入25MHz时钟信号
  6. input ext_rst_n, //外部输入复位信号,低电平有效
  7. output[3:0] dtube_cs_n, //7段数码管位选信号
  8. output[7:0] dtube_data //7段数码管段选信号(包括小数点为8段)
  9. );
  10. //-------------------------------------
  11. //PLL例化
  12. wire clk_12m5; //PLL输出12.5MHz时钟
  13. wire clk_25m; //PLL输出25MHz时钟
  14. wire clk_50m; //PLL输出50MHz时钟
  15. wire clk_100m; //PLL输出100MHz时钟
  16. wire sys_rst_n; //PLL输出的locked信号,作为FPGA内部的复位信号,低电平复位,高电平正常工作
  17. pll_controller uut_pll_controller
  18. (// Clock in ports
  19. .CLK_IN1(ext_clk_25m), // IN
  20. // Clock out ports
  21. .CLK_OUT1(clk_12m5), // OUT
  22. .CLK_OUT2(clk_25m), // OUT
  23. .CLK_OUT3(clk_50m), // OUT
  24. .CLK_OUT4(clk_100m), // OUT
  25. // Status and control signals
  26. .RESET(~ext_rst_n),// IN
  27. .LOCKED(sys_rst_n)); // OUT
  28. //-------------------------------------
  29. //25MHz时钟进行分频,产生每秒递增的16位数据
  30. wire[15:0] display_num; //数码管显示数据,[15:12]--数码管千位,[11:8]--数码管百位,[7:4]--数码管十位,[3:0]--数码管个位
  31. counter uut_counter(
  32. .clk(clk_25m), //时钟信号
  33. .rst_n(sys_rst_n), //复位信号,低电平有效
  34. .display_num(display_num) //LED指示灯接口
  35. );
  36. //-------------------------------------
  37. //4位数码管显示驱动
  38. seg7 uut_seg7(
  39. .clk(clk_25m), //时钟信号
  40. .rst_n(sys_rst_n), //复位信号,低电平有效
  41. .display_num(display_num), //LED指示灯接口
  42. .dtube_cs_n(dtube_cs_n), //7段数码管位选信号
  43. .dtube_data(dtube_data) //7段数码管段选信号(包括小数点为8段)
  44. );
  45. endmodule

里面用到了一个PLL的IP核,这里只是一个示例,由于本设计的实验平台的时钟频率本身就是25MHz,所以不用也行。

 

实验结果证明,很完美。

关于数码管,以前也写过两篇博文:

数码管显示实验(一)(初步明白片选、段选)

四位16进制的数码管动态显示设计

8段数码管译码表

 

 

 

 

文章来源: reborn.blog.csdn.net,作者:李锐博恩,版权归原作者所有,如需转载,请联系作者。

原文链接:reborn.blog.csdn.net/article/details/86516193

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