三态之高阻态

参考一：

三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻态。

高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，类似于引脚悬空，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。

处于高阻抗状态时，输出电阻很大，相当于开路，没有任何逻辑控制功能。高阻态的意义在于实际电路中不可能断开电路。三态电路的输出逻辑状态的控制，是通过一个输入引脚实现的。
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上面一段话来自于：三态

参考二：http://bbs.21ic.com/icview-401121-1-1.html

对于各种器件的输出引脚，讲到三态，高电平输出、低电平输出、及高阻态。其中的高阻。基本上有硬件常识的人都清楚其作用主要有：节电、将该引脚电流效果上断开，避免其对系统上其它电路的不良影响。

然而对于输入引脚也有引脚，好多人都不理解，并认为没有必要。其实输入引脚，在我们的系统中非常常见，比如各种RAM芯片的引脚，输入时，如果\CS为高电平，则大多处于高阻状态。FPGA设计的书上或是各大牛人也通常会告诫我们，不用的引脚一定要设为高阻态。
除共同的节电作用外。高阻态引脚，输出高阻态你可以看着避免对别人产生影响。而输入高阻态状态，既避免对别人产生影响，还避免了受到别人的影响。
 

最后我想说的是，参考二最后的总结说的很实在，输出高阻态就是避免对别人产生影响，而输入高阻态，既避免对别人产生影响，又避免了受到别人的影响。

文章来源: reborn.blog.csdn.net，作者：李锐博恩，版权归原作者所有，如需转载，请联系作者。

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