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【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化）

李锐博恩发表于 2021/07/15 03:25:28 2021/07/15

【摘要】这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15...

这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。

Verilog描述：


  
   
    
     
    
    
     
      `timescale 1ns / 1ps
     
    
   
    
     
    
    
     
      //
     
    
   
    
     
    
    
     
      // Create Date: 2019/05/28 23:15:15
     
    
   
    
     
    
    
     
      // Design Name: 
     
    
   
    
     
    
    
     
      // Module Name: rom_using_file
     
    
   
    
     
    
    
     
      //
     
    
   
    
     
    
    
     
      module rom_using_file (
     
    
   
    
     
    
    
     
      input [7:0] address , // Address input
     
    
   
    
     
    
    
     
      output [7:0] data , // Data output
     
    
   
    
     
    
    
     
      input read_en , // Read Enable 
     
    
   
    
     
    
    
     
      input ce // Chip Enable
     
    
   
    
     
    
    
     
      );
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      reg [7:0] mem [0:255] ;  
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      assign data = (ce && read_en) ? mem[address] : 8'b0;
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      initial begin
     
    
   
    
     
    
    
     
        $readmemb("G:/Verilog_file/Memory_/Memory_.srcs/sources_1/new/memory.list", mem); // memory_list is memory file
     
    
   
    
     
    
    
     
      // G:/Verilog_file/Memory_/Memory_.srcs/rom_using_file_sim/new/memory.list
     
    
   
    
     
    
    
     
      //G:/Verilog_file/Memory_/Memory_.srcs/sources_1/new/memory.list
     
    
   
    
     
    
    
     
      end
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      endmodule

最文章的最后会粘出初始化文件memory.list.

通过在FPGA中测试，使用readmemb读出初始化数据时候，memory.list的路径要全，且分隔符是/而不是\。

下面给出测试文件：


  
   
    
     
    
    
     
      `timescale 1ns / 1ps
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      module rom_using_file_tb;
     
    
   
    
     
    
    
      reg [7:0] address;
     
    
   
    
     
    
    
      reg read_en, ce;
     
    
   
    
     
    
    
      wire [7:0] data;
     
    
   
    
     
    
    
      integer i;
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
      initial begin
     
    
   
    
     
    
    
        address = 0;
     
    
   
    
     
    
    
        read_en = 0;
     
    
   
    
     
    
    
        ce = 0;
     
    
   
    
     
    
    
        //#10 $monitor ("address = %h, data = %h, read_en = %b, ce = %b", address, data, read_en, ce);
     
    
   
    
     
    
    
        for (i = 0; i < 256; i = i + 1 )begin
     
    
   
    
     
    
    
     
       #5 
     
    
   
    
     
    
    
     	 address = i;
     
    
   
    
     
    
    
      read_en = 1;
     
    
   
    
     
    
    
      ce = 1;
     
    
   
    
     
    
    
     
       #5
     
    
   
    
     
    
    
     	 read_en = 0;
     
    
   
    
     
    
    
      ce = 0;
     
    
   
    
     
    
    
      address = 0;
     
    
   
    
     
    
    
        end
     
    
   
    
     
    
    
      end
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      rom_using_file U_rom(
     
    
   
    
     
    
    
     
      .address(address) , // Address input
     
    
   
    
     
    
    
     
      .data(data) , // Data output
     
    
   
    
     
    
    
     
      .read_en(read_en) , // Read Enable
     
    
   
    
     
    
    
     
      .ce(ce) // Chip Enable
     
    
   
    
     
    
    
     
      );
     
    
   
    
     
    
    
      
     
    
   
    
     
    
    
     
      endmodule

仿真结果：

从仿真波形图看，读出数据正常。

参考链接：ROM, EPROM, EEPROM

memory.list文件如下：

文章来源: reborn.blog.csdn.net，作者：李锐博恩，版权归原作者所有，如需转载，请联系作者。

原文链接：reborn.blog.csdn.net/article/details/90666936

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