Vs code如何快速生成Verilog例化模板
【摘要】 问题描述
用过很多种编辑器，Vs code对与Verilog的语法支持，以及Vivado关联都是目前我最满意的。 也是我用过安装插件最方便的一款软件，最关键的是它不需要破解，直接在官网下载正版，安装即可。 链接：https://code.visualstudio.com/docs/?dv=win
本文的目的是记录如何快速生成Verilog例化模板，且看：
安装相关...
问题描述
用过很多种编辑器，Vs code对与Verilog的语法支持，以及Vivado关联都是目前我最满意的。
也是我用过安装插件最方便的一款软件，最关键的是它不需要破解，直接在官网下载正版，安装即可。
链接：https://code.visualstudio.com/docs/?dv=win
本文的目的是记录如何快速生成Verilog例化模板，且看：
安装相关插件
安装好Vs code之后，打开一个.v文件，之后
点击扩展：
搜索verilog，选择性的安装相关插件：
其中很重要的一个是Verilog utils。
安装完成之后就可以生成例化模板了，如何操作呢？
生成例化模板
以一个.v文件为例，选中模块定义部分：
将其复制粘贴到需要例化的地方：
右击：
输入Verilog utils，单击：
生成之后的效果是这样的：
我是被惊艳到了，你呢？
相关文档
https://blog.csdn.net/Reborn_Lee/article/details/108141393
https://code.visualstudio.com/docs/?dv=win
https://marketplace.visualstudio.com/items?itemName=ericsonj.verilogformat
文章来源: reborn.blog.csdn.net，作者：李锐博恩，版权归原作者所有，如需转载，请联系作者。
原文链接：reborn.blog.csdn.net/article/details/108302130
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