《系统与芯片ESD防护的协同设计》 —1.3.4　片外网络的ESD抑制因素

1.3.4　片外网络的ESD抑制因素

除了两个主要因素，钳位电压波形和采用瞬态电压抑制器（TVS）的片外ESD防护网络的电容，还必须考虑很多其他的重要因素。

关于TVS设计的一些内容将在第3章中讨论，它们在协同设计中的应用将在第5章中讨论。大多数TVS元器件可细分为三类：聚合物、压敏电阻和半导体二极管抑制器。聚合物抑制二极管是基于在聚合物中引入的导电纳米粒子之间的隧穿和击穿电导率调制效应。它们具有极低寄生电容这一优点，但不能将电压限制在较低水平上。压敏电阻（或电压可变电阻）有不同的设计，它们大部分是氧化锌金属氧化物压敏电阻。压敏电阻的工作原理是基于热离子发射和电子隧穿。压敏电阻对防止非常强的ESD事件通常是有效的——例如路灯的防雷击。对于半导体系统，压敏电阻的缺点是它们的高电容和它们能承受的冲击较低。与聚合物抑制器类似，压敏电阻的钳位电压通常相当高。

例如，压敏电阻由金属电极和氧化锌（ZnO）陶瓷层构成。陶瓷层的ZnO颗粒形成类二极管结，只允许电流在一个方向流动。在电路正常工作期间，这个压敏电阻是关断的。由于结较大，压敏电阻的电容通常相当高。如果在ESD应力期间，超过了压敏电阻击穿电压，压敏电阻就开始导通。电流传导均匀分布在压敏电阻上，提供非常高的鲁棒性，对浪涌电流也是这样。根据TLP特性，器件正反馈不产生S形I-V曲线（图1.29a）[5]。

图1.29　a）TLP I-V特性　b）在120 V应力下，压敏电阻S10k40在200 ns时间内的TLP电压和电流波形，图中标有测量窗口I和II

压敏电阻I-V特性的钳位电压随TLP应力持续时间而改变，这是由于开启相对缓慢（图1.29b）。在100 ns的TLP应力之后，压敏电阻没有达到准静态。大电容压敏电阻的长期可靠性相当差。在经历几个ESD冲击后，可以注意到压敏电阻的衰退，这以关态泄漏电流变大的形式呈现出来。

另一个可选解决方案——火花隙通常由2个电极组成，相互之间有一定距离。这个“隙”中填充空气或其他气体，允许在两个电极之间产生火花。当超过击穿电压（通常是非常高的）时，电极间的气体电离，产生低阻放电弧。除了高击穿电压外，火花隙使用的空气或气体的电离还需要一定的时间。这就延迟了火花隙的击穿或触发。一旦触发，火花隙表现出“类回滞”的行为，钳位电压很低。对于主要针对几百伏耐压的高压应用，火花隙和压敏电阻的使用是合理的。

聚合物电压抑制（PVS）器件表现出类似的特性。原理设计有点类似于火花隙，放电通过聚合物材料实现，而不是通过空气。聚合物材料的介电常数非常低，导致SMD0603规格器件的电容低于200 pF。然而，主要的缺点是高触发电压和高于100 V的钳位电压。

历史上，板级无源元器件在系统级ESD防护中被用作基本的电流通路元器件。两种常用的器件是电容器和铁氧体磁珠。这两种器件都能导通或通过过滤阻止ESD电流。

在非常低的钳位电压下，与IC引脚并联的电容器传导ESD电流的大部分。然而，所有分立电容器都有金属电极和引脚，它们都有寄生电感。根据连接引脚的长度和电容器外壳的设计，可能会出现几nH的电感。在ESD电流的快速上升期间，电容器的寄生电感会在ESD器件上引起不希望的电压降。当采用电容器作为与IC并联的ESD防护器件时，必须考虑这些电压尖峰。

铁氧体磁珠是无源器件，表现出类似于带通滤波器的功能。ESD电流中的低频还是高频成分被滤除，取决于铁氧体磁珠的模型。铁氧体磁珠与被防护引脚串联使用。根据模型，铁氧体磁珠会面临大应力电流下的饱和，这就限制了其对ESD防护的适用性。

表1.3总结了可以用于片外系统级ESD防护的器件电学参数。RON：导通电阻，VBD：DC击穿电压（在电流I = 1 mA处），Vchamp：30 ns @ 8 kV IEC 61000-4-2后的钳位电压，tON：开启时间，C：在1 MHz处。TVS二极管在低击穿电压处触发，提供较低的寄生电容。这使得其对于低压和高速应用来说，成为系统级ESD防护最合适的选择。对于模拟和高压应用，高击穿电压TVS二极管、压敏电阻和电容器为最合适的片外防护器件。

表1.3　通用系统级ESD防护器件电气参数概览

当针对适当的抑制水平和包括与系统电路参数匹配良好的其他电学特性，选定了TVS后，其余的设计步骤包括可以利用PCB走线寄生电感的最佳性能的板上TVS定位。

类似于电容，低频信号将不受板上走线电感的影响。然而，在高频时，电感将成为阻抗元器件，影响信号完整性：RL= ωL。如果频率足够高的话，甚至一段较短走线的电感也能提供相当大的阻抗。因此，在PCB上的ESD抑制器和被防护芯片引脚之间的距离越长，引脚电压越低。图1.30a中电感L1物理上代表端口和ESD抑制器之间的连接；L2——在ESD抑制器和芯片I/O引脚之间，L3——在I/O连线和ESD抑制器之间。这一策略产生了对IC引脚电压波形的明显抑制效果（图1.30b）。

电感L2对ESD脉冲电压和电流产生了衰减，能量被储存和消散在板上走线周围的电磁场中。ESD脉冲的衰减沿板上走线传递。因此，TVS安放在通常是瞬态ESD入口点的连接处是有利的。

在图1.30中，选择了电压过冲和钳位电压都相当高的TVS。连接器处1 kV TLP脉冲下的抑制器波形有约350 V的测量峰值和75 V的维持电压。显然，PCB走线上的650 V电压可在高频下产生实质性的耦合。如果3英寸（1英寸=0.025 4米）长的走线（L2）连接到ESD抑制器的位置和IC的输入pad，过冲峰值电压衰减到约1/6，“钳位”电压从约60 V减小到约25 V。这一缩减与PCB L2线的与频率相关的阻抗相对应。

通过增加ESD抑制器和芯片之间的走线长度，IC引脚处的应力可大大减小。ESD抑制器应该直接位于连接器之后。它应该是ESD瞬态遭遇到的第一个板级元器件。

根据经验分析的推断，可以导出TVS的最佳位置如下：

（1）在对系统屏蔽的连接器内（机壳）；

（2）在电路板走线与连接引脚相互作用的地方；

（3）紧接在电路板上连接器的后面；

（4）在可有效地与I / O线耦合的鲁棒的、无防护的线上；

（5）在数据线的串联电阻元件之前；

（6）在数据线的一个扇出点之前；

（7）靠近IC引脚。

另一个放置考虑是从板上数据信号走线到TVS自身的距离，由电感L3表示（图1.30）。这个走线电感应该最小化，以便缩减电路信号线交叉点处的电压降，在那里，所有电感连在一起。如果L3较大，由于感抗的缘故，TVS就与信号线隔离了。因此，TVS焊盘的理想位置就是压在数据走线之上。

机壳或框架接地可作为ESDMINUS总线工作。为避免ESD应力与数据信号耦合，设计采用两条不同的电流路径是最优的方法。TVS以机壳地电位为参考，可减小意外噪声的影响和地弹，保持信号完整性。

对于便携式半导体系统，近几年占据主导地位的最有用的抑制器都是基于硅材料。其设计有点类似于其他片上ESD器件，将精确的击穿特性和高性能与多端口集成相结合。然而，大部分设计优点可从使用专用工艺技术支持的垂直器件架构的分立方法中得到。

只使用数据表参数的ESD防护器件与ESD等级和成本相比，并不总是最优的。例如，器件”A”在数据表中的IEC 61000-4-2级别可能具有约5 kV鲁棒性，而器件“B”能保证有约20 kV。然而，这一范围仅表示该TVS器件的耐受性，而非二极管钳位波形特性。如果器件“A”提供更合适的ESD工作波形，系统的设计就能更好。在同样的PCB走线情况下，TVS连接产生的波形将决定通过IC引脚的次级电流大小。

除非数据表中提供，否则在ESD时间域中对钳位电压和残余电流的估计可能并不简单。抑制器数据表中的钳位电压参数，如果存在，也可能会产生误导，因为它仅表示在ESD脉冲起始过冲电压之后的钳位电压。同时，残余电流仅能基于PCB走线设计进行计算。

由于具有0.05~1.0 pF的低电容，基于聚合物的TVS对高频应用似乎颇具吸引力。然而，它们的触发电压通常比钳位电压高很多。一个典型的聚合的抑制器击穿电压是在300~500 V，回滞后的钳位电压高达150 V。另外，在ESD脉冲后，聚合物抑制器可能有长达几小时甚至一天的恢复时间以过渡到高阻抗态。

压敏电阻型的抑制器成本低，但触发和钳位电压高，此外电阻也高。典型的低电容压敏电阻TVS钳位电压范围在150~500 V，动态电阻在20 Ω以上。另一个副作用是在多次应力下可能的衰退。大多数压敏电阻仅能有10~20次冲击的可逆运行。

用于系统ESD防护的最优方法是基于半导体TVS二极管。ESD防护二极管具有低钳位电压、低电阻、快速开启和良好的ESD可靠性等特征。一般来说，半导体二极管提供了最好的ESD防护，现在可得到的电容也低于0.1~1 pF，这保证了很好的信号完整性。

目前的行业惯例是基于一个8μs的上升时间和20μs的持续时间的脉冲来发布钳位电压。这是对电源浪涌的规格要求，而不是对ESD的。大多数数据表采用1 A脉冲，有时也用更高的电流脉冲来记录钳位电压。这一脉冲与快速瞬态ESD系统级的脉冲并不等效，后者上升时间1 ns、脉宽100~150 ns。在峰值电流约30 A的IEC 61000-4-2级别的脉冲期间的TVS钳位电压通常与TVS数据表提供的浪涌电流为1~3 A处的微秒时间域的不同。这样，IC与系统协同设计方法就涉及了另外的脉冲表征（第5章）。

一般而言，半导体二极管实现了最低的峰值钳位电压，而抑制器和聚合物具有更高的钳位电压特性。通常，对于8 kV IEC 61000-4-2应力，低电压半导体TVS二极管额定将电压钳位在8~15 V范围。与钳位电压范围为150~500 V的压敏电阻和聚合物抑制器的对比显著，堪称完美。所以，IC引脚的次级电流取决于整个片外网络的动态电阻，电压被安放在系统端口的TVS所钳制。

有各种可供选择的硅抑制器件用做ESD防护：SCR二极管、TVS雪崩二极管和穿通BJT器件。板级ESD防护设计因系统而异。影响设计的因素包括电路板布局、IC的ESD能力和ESD瞬态应力作用在数据线上的物理能力。实证检验也可用来确定系统的敏感性。如果已经决定需要补充一个ESD防护，那么下一步就是确定合适的抑制器。应该考虑的特性有许多，包括电容、峰值和钳位水平、泄漏电流和系统工作电压。

另一个因素是待防护线的数量。这由系统数据协议决定。例如，USB总线有2条数据线、RS485每个差分对使用2条线、10/100BaseT以太网用了4条线，等等。在有多条数据线需要防护的情况下，或许应该采用多端口抑制器以节省电路板空间和安装成本。

认识到需要全新的方法以满足现今ESD需求，一些公司已引入了新的硅TVS架构，得到比传统片外ESD防护器件好得多的ESD性能。