《系统与芯片ESD防护的协同设计》 —1.3　片外ESD防护策略

1.3　片外ESD防护策略

通过元器件级低能量ESD（CDM、MM、HBM）标准的ESD测试并不能保证能承受在现场应用中由系统级ESD脉冲引入的、高达30 kV的高能量ESD的瞬时冲击，这影响到实际产品的可靠性。验证产品抗ESD能力（敏感性）的一套最常用的测试方法是IEC 61000-4-2[8]。它定义了ESD脉冲波形、电压/电流值、测试条件和步骤。这个标准将在接下来的第2章中详细讨论。

系统外形更小的趋势传递到了IC产品规格上，无论是对有源器件还是互连，半导体工艺特征尺寸都在向更先进的技术节点不断缩小。优化高速电路的这种努力导致在已经很低的ESD应力水平下整体上更加敏感和易受损伤。在这种情况下，对系统级应力的片上防护设计变得越来越具有挑战性。在许多情况下，片外防护成为更高效经济的方法。片外防护的详细评述将在第5章中介绍。这个绪论部分提供了针对整体片外ESD防护策略的一些材料，以帮助进一步理解将在第2、3和4章中讨论的片上和片外ESD防护的特性。

1.3.1　高集成度的趋势：SoC和SiP

芯片系统功能模块的高集成趋势导致器件和系统间的界限被模糊。现在片上系统（SoC）和系统级封装（SiP）设计能将与系统端口相接的多种模拟和数字电路模块结合在一起。这一趋势得到了新兴制造方式如2.5D和3D封装技术的支撑。这就造成了显著的模式转变，特别是导致了对于所选IC引脚的系统级ESD通过规格的定义。

这一趋势要求将针对RF、高压模拟和低压数字电路的不同ESD设计策略实现和集成在同一晶圆上或同一IC封装内。在大部分SoC或SiP IC引脚仍然只要通过元器件级ESD认证的同时，具有系统级要求的引脚的存在极大地影响了整体ESD设计的策略。这主要是由于IC模块间可能的相互作用引起的。

多数SoC用在手持和移动设备上，如智能手机和平板电脑。邻近中央处理器（CPU）和存储控制接口如USB和闪存的电源管理、显示和传感器IC以及用于无线通信的射频模块都集成在一片IC上（图1.20）。在IC被装配进一个系统前，预测它的系统级ESD鲁棒性的挑战与最小化应用板上的元器件数量的趋势结合在一起。因此，在没有最终应用板、模块或系统设计的详细信息的情况下，希望IC供应商能够提供系统级ESD的鲁棒性。同时，系统设计师期望更鲁棒的元器件级（IC级）的ESD防护，以确保较高的系统级ESD鲁棒性。