能效墙下的算力突围：1-bit LLM、存内计算（CIM）与微体系架构协同优化前沿

摘要

大语言模型与多模态巨系统的参数规模扩张，正将底层计算硬件逼入严苛的物理与热力学极限。在先进工艺制程逼近原子尺度（后摩尔时代）的背景下，计算系统的核心瓶颈已由算力（TOPS）转向内存墙（Memory Wall）与能效墙（Energy Wall）：数据在片外高带宽内存（HBM）与计算核心之间的传输搬运功耗，已远超浮点运算本身的能耗。为此，人工智能系统正在经历从“纯软件算法设计”向“算法-架构-器件跨层协同（HW-SW Co-design）”的范式跃迁。本文系统解析算力突围的三大前沿方向：以 BitNet b1.58 为代表的三值化极限低比特架构（1-bit / 1.58-bit LLMs）、以存内计算（Compute-in-Memory, CIM）与近存架构为核心的非冯·诺依曼硬件重构，以及基于硅光子互联（Optical Interconnect）与光计算的低时延通信演进，并对其工业规模部署的工程瓶颈展开深入剖析。

1. 物理现实：冯·诺依曼瓶颈与“内存墙”危机

现代加速卡（如 GPU/TPU）的架构大多沿用传统的存储-计算分离体系。在大模型推理（尤其是自回归生成阶段），系统受制于严重的访存受限（Memory-Bound）属性。

1.1 搬运能耗与计算能耗的倒挂

随着半导体微缩放缓，晶体管逻辑开关能耗持续下降，但片上互连线与片外引脚的电容充放电功耗下降极其微弱。

• 功耗不对称性： 在先进工艺节点下，从片外 DRAM 读取一次 32 位浮点数所需的能量，是执行一次 32 位浮点加乘运算（MAC）的 100 到 200 倍。
• 并发吞吐受限： 自回归生成阶段每预测一个 Token，均需将数十亿乃至千亿参数从 HBM 完整遍历搬运至 SRAM，算力利用率（MFU）在长上下文或低并发时常跌破 30%。

2. 算子革命：1.58-bit 三值网络与无乘法计算

为了从根本上降低访存带宽并简化运算单元，量化技术正从后训练量化（PTQ）的 8-bit/4-bit 渐进压缩，跃迁至原生训练的极限低比特架构。

2.1 BitNet b1.58 的数学机制与三值表征

以 BitNet b1.58 为代表的前沿架构，将模型权重矩阵严格约束在三值集合中：

$$W \in \{-1, 0, 1\}$$

每个权重仅需占用 $\log_2 3 \approx 1.58$ 比特存储。其前向传播的核心变化在于计算算子的降维：

• 彻底摒弃矩阵乘法（GEMM）： 传统的浮点高能耗乘法器（FP16/BF16 Multipliers）被彻底替换为整数加减累加器（Integer Additions/Subtractions）。乘法计算开销直接降为零。
• 原生特征稀疏化（Zero-Activation Sparsity）： 权重中的 $0$ 天然充当了动态特征门控，大幅削减了无效计算路径，使片上计算功耗呈现数量级收敛。

3. 非冯范式：存内计算（Compute-in-Memory, CIM）

单纯降低比特数仍未能彻底切断存储与计算之间的物理总线。存内计算（CIM）通过在存储介质阵列内部直接完成矢量-矩阵乘法，消除了数据搬运开销。

3.1 模拟存内计算（Analog CIM）

利用物理定律在存储交叉阵列（Crossbar Array）中执行并行矩阵乘法：

1. 基尔霍夫电流定律与欧姆定律： 将权重存储为忆阻器（RRAM）、相变存储器（PCM）或铁电场效应管（FeFET）的电导值（$G$），输入电压向量（$V$）加在行线上，列线输出的总电流即为内积结果：

   $$I_{\text{out}} = \sum V_{\text{in}} \cdot G$$

2. 瞬时并行性： 整个矩阵运算在模拟域内以常数时间复杂度 $\mathcal{O}(1)$ 完成，彻底打破计算时延瓶颈。

3.2 数字存内计算（Digital CIM / PIM）

针对模拟计算噪声敏感的缺陷，数字近存架构（如 HBM-PIM）直接在存储晶圆的逻辑层嵌入通用 ALU 算子，在显存芯片内部就地完成注意力矩阵缩放与激活函数计算，显著减轻芯片间引脚（SerDes）的数据传输负荷。

传统架构 (冯·诺依曼):
[计算单元 Core] <====== (高能耗、高延迟总线搬运) ======> [存储器 HBM/DRAM]

存算一体架构 (CIM/PIM):
┌──────────────────────────────────────────────┐
│  存储-计算融合阵列 (Crossbar / In-SRAM Macro) │
│                                              │
│   输入电压 V1 ──► [单元 G11] ─── [单元 G12] ──┐ │
│   输入电压 V2 ──► [单元 G21] ─── [单元 G22] ──┼─┼─► 输出电流/累加和
│                                       │ │   (原位完成矩阵计算)
└───────────────────────────────────────┴─┴────┘

4. 通信破局：光电共封装（CPO）与硅光子计算

在万卡至十万卡规模的分布式智算中心中，集群能耗的大头正被网络交换机与电铜缆/光模块迅速侵蚀。

4.1 光电共封装（Co-Packaged Optics, CPO）

传统的电互联方案在高频信号衰减下面临距离瓶颈。CPO 技术通过先进封装（如 2.5D/3D Chiplet），将光学引擎与计算 ASIC 芯片直接封装在同一块基板上：

• 将驱动光电转换的电走线距离缩短至毫米级，使互连通信功耗下降 30% 至 50%；
• 提供超高密度的双向光学带宽，破解万卡跨节点 All-Reduce 通信阻滞。

4.2 硅基光子矩阵计算（Photonic Computing）

在前沿实验体系中，马赫-曾德尔干涉仪（MZI）阵列被用于实现光域相干计算。通过调节光波相位差，在皮秒级以接近光速完成线性矩阵投影，理论能效比传统电子芯片提升数个数量级。

5. 核心落地挑战与产业演进瓶颈

1. 混合精度全流程编译生态脱节： 现有的 AI 软件栈（如 PyTorch、CUDA、Triton）基于标准浮点与规整张量构建。三值计算与存内模拟算子需要底层编译器（如 MLIR）进行细粒度重构，开发者生态迁移阻力巨大。
2. 模拟存算系统的工艺漂移与温度敏感度： 阻变存储器（RRAM）等器件存在严重的器件不均一性（Cycle-to-Cycle / Device-to-Device 差异）以及随工作温度变化的电导漂移，导致模拟推理的位阶精度难以长效稳定维持在 8-bit 以上。
3. 训练与推理硬件的非对称割裂： 尽管 1.58-bit 模型可用于极限推理加速，但其训练反向传播仍高度依赖高精度的梯度累加（FP32/BF16）。如何在低比特乃至模拟计算芯片上实现全闭环原生自适应训练，仍处于早期前沿攻关阶段。

6. 结语

后摩尔时代的 AI 技术竞争，已不再单纯是参数量与模型深度的算法单线突进，而是演变为一场深入物理底层与微电子体系结构的“能效决战”。通过在算法层面将连续浮点压缩为 1.58-bit 离散三值，在器件层面依托存内计算消灭总线搬运功耗，在系统层面通过光电混合封装打通互连带宽，人工智能正逐步构建起真正具备可持续演进潜能的高能效物理计算基座。