基于FPGA的图像指数对比度增强算法实现,包括tb测试文件和MATLAB辅助验证

1.算法运行效果图预览

2.算法运行软件版本

Vivado2019.2

matlab2022a

3.算法理论概述

3.1图像指数对比度增强概述

      图像指数对比度增强是一种常见的图像处理方法，主要是通过改变图像的像素值来增强图像的对比度。具体来说，它通常通过将原始图像的像素值进行缩放和偏移来拉伸像素值的范围，从而增强对比度。该方法的原理主要是基于灰度级图像的像素值分布一般遵循拉普拉斯分布的特点。通过应用拉普拉斯变换，可以将原始图像的像素值从一个较小的范围拉伸到一个更大的范围，从而增强图像的对比度。

在具体实现上，常见的指数对比度增强方法包括：

线性变换：通过简单的线性变换，可以改变原始图像的像素值范围，从而达到增强对比度的目的。例如，可以使用公式y = ax + b来进行线性变换，其中a和b是常数，x和y是像素值。通过调整a和b的值，可以改变像素值的范围，从而增强对比度。

直方图均衡化：该方法主要是通过拉伸像素值的范围来增强对比度。具体来说，它首先统计图像的灰度级直方图，并根据该直方图的分布情况对像素值进行均衡化处理，使得像素值的范围更广。

伽马变换：该方法是通过应用伽马变换来改变像素值的范围，从而增强对比度。伽马变换是一种常见的图像增强方法，可以将原始图像的像素值进行非线性变换，从而拉伸像素值的范围。

       无论哪种方法，都需要根据具体的图像特点和需求来选择合适的参数和方法，以达到最佳的增强效果。

3.2基于FPGA的图像指数对比度增强

       在FPGA（Field-Programmable Gate Array，现场可编程门阵列）上实现图像指数对比度增强算法可以提高图像的对比度和清晰度，使图像更易于观察和分析。下面是一个简单的实现步骤：

       读取图像数据：首先，需要将图像数据读入FPGA中。可以使用ADC（模数转换器）将模拟图像信号转换为数字信号，并通过FIFO（先入先出）缓冲区将数据传输到FPGA中。

       图像预处理：在进行对比度增强之前，可能需要对图像进行预处理。这可能包括去噪、滤波、白平衡等步骤。

对比度增强：对于每个像素，应用指数对比度增强算法。该算法可以通过以下公式实现：

I2s  = 255*1./(1+lvl./double(I).^N);

      其中，I是输入像素值，I'是输出像素值，lvl和N是控制对比度的参数。通过调整这些参数，可以控制对比度的程度。

      输出图像数据：最后，将处理后的图像数据输出到显示器或其他设备中。可以使用DAC（数模转换器）将数字信号转换为模拟信号，并通过VGA（视频图形阵列）或其他接口将数据传输到显示器中。

       需要注意的是，FPGA实现需要硬件描述语言（如Verilog或VHDL）的编程经验和对图像处理算法的深入理解。此外，还需要对FPGA开发工具和开发流程有一定的了解。

4.部分核心程序

`timescale 1ns / 1ps
............................................................
module test_image;
 
reg i_clk;
reg i_rst;
reg i_ready;
reg [7:0] Tmp[0:100000];
reg [7:0] datas;
wire [31:0] o_yeh;
integer fids,jj=0,dat;
 
//D:\FPGA_Proj\FPGAtest\code2
 
initial 
begin
	fids = $fopen("D:\\FPGA_Proj\\FPGAtest\\code2\\data.bmp","rb");
	dat  = $fread(Tmp,fids);
	$fclose(fids);
end
 
initial 
begin
i_clk=1;
i_rst=1;
i_ready=0;
#1000;
i_ready=1;
i_rst=0;
end 
 
always #5  i_clk=~i_clk;
 
always@(posedge i_clk) 
begin
	datas<=Tmp[jj];
	jj<=jj+1;
end
 
 
im_enhance im_enhance_u(
.i_clk    (i_clk),
.i_rst    (i_rst),
.i_ready  (i_ready),
.i_xin    (datas),
.o_yeh    (o_yeh)
);
 
integer fout1;
initial begin
 fout1 = $fopen("result.txt","w");
end
 
always @ (posedge i_clk)
 begin
    if(jj<=66682 & jj>1146)
	$fwrite(fout1,"%d\n",o_yeh);
	else
	$fwrite(fout1,"%d\n",0);
end
 
endmodule