【Bug解决】MACRO ./top_run_msim_rtl_verilog.do PAUSED at line 45

在使用Quartus Ⅱ和ModelSim做联合仿真时，遇到了下面这行报错：

MACRO ./top_run_msim_rtl_verilog.do PAUSED at line 45

  

 

  
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网上查阅相关解决方案，配置了正确的模块名之后仍然没有解决。

于是拉长报错栏进行查看：

真正错误在蓝色部分：没有实例化模块名。

初学FPGA，在顶层模块中实例模块时没有起模块名，烧录程序运行不会报错，然而仿真无法通过。

起完模块名后，该Error顺利解决。

另附Quartus生成电路原理图的方法：

1. 选择Processing > start > Analysis & Elaboration
2. Tools > Netlist viewer > RTL viewer

原理图上每一个模块上面会显示自己起的实例名。

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