RF_DC系统时钟设置GEN1/GEN2

系统时钟配置界面如图，只有在对应的Tile ADC/DAC使能的情况下才允许对Tile的时钟进行配置。

系统中的PLL框图。
需要注意的是输入端的100R ODT应该是基于mos结构实现的。因此在模块没有使能的时候是没有片上匹配的。如果此时有时钟输入的话可能会引起强烈的反射。PG269-page163中指出应该在使能片上的PLL之后再添加时钟，但是在RF_ANAlyzer的教程中又需求先配置板子的时钟再进行位流的下载，这样看来这两个文档是矛盾的。实际上两种方式我都操作过，也都能正常的工作。

AXI4-Lite Interface Configuration

AXI4总线在模块中用于通信，PG269-Page226 中提到AXI4时钟的配置与DAC ADC的上电时序有关，但没有说具体的设计规则。实际的demo中设置为100

Tile Clock Configuration

• Sampling Rate (GSPS): ADC和DAC实际输出的采样率
• Max Fs (GSPS): 使用芯片的ADC DAC支持的最高采样率
• PLL: 配置是否使用PLL
• Reference Clock (MHz): Tile实际输入的时钟，这个数要和之前时钟配置的值一致。 这个数值和采样率有关，因为采样时钟是使用这个时钟经过PLL生成的。具体如何设置要参考一下这个Tile中的文件结构
• PLL Reference Clock: PLL的输入时钟
• Reference Clock Divider: 输入时钟分频器 Reference Clock经过分频后变成PLL Reference Clock
• Fabric Clock (MHz): 有关这个词很难翻译成中文资料1资料2,这个单词的本意是织物、布料、结构。在这里的引申义应该更接近结构，因为从资料1、2中可以看出这个接口都是用于PS和PL的链接使用的。在RFDC中，这个接口是用于AD或DA数据交换的，因此这个接口的速度和ADC/DAC的采样率有关。在IP设置中这个接口的频率总等于采样率的1/8.由于同一个Tile中有多个AD DA因此要求同一个tile中的外设速度要是一致的。
• Clock Out (MHz): Tile的输出时钟，可以用来驱动DAC的输入数据流的AXI4-Stream总线。这个时钟的频率同样和采样率有关。

PLL Summary Settings

显示了各个Tile的PLL配置情况

• Vco(MHz): PLL压控振荡器（voltage controlled oscillator）的输出频率。8.5-13.2GHz
• Fb Div: Vco反馈输出分频器，可以设置的范围为13-160，只能为整数
• M: 输出分频系数2、3、4-64之间的偶数
• R: 输入分频系数 只能取整数1-4

PLL的结构

输出频率公式
Fs = (Fin/R)*(FBDiv/M)

• PFD 鉴频鉴相器(phase/frequency detector)
• CP 电荷泵(charge pump)
• LPF 低通滤波器(Low Pass Filter)
• VCO 压控振荡器(voltage controlled oscillator)

有关PLL的实现可以参照这篇论文
为了防止链接GG，在这里补充一下自己的理解。

输入信号经过输入分频器(Refrence Divider)®后，输入到PFD，PFD的本质可以看成一个比较输出环节，PFD将输入信号与经过反馈信号比较。输出一个与频率相位均相关的信号（理想），这个信号可以看做一个脉宽可变的方波信号。输入到电荷泵后由电压信号变为电流脉冲，然后经过低通滤波器滤除高频分量后变成压控振荡器的控制电压。至此形成负反馈，直到系统稳定后，锁相环lock