教你了解存储器

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神的孩子在歌唱 发表于 2021/10/24 09:19:21 2021/10/24
【摘要】 这是我观看了b站up做的笔记@TOC 一. 概述分类:层次结构:性能指标:速度,容量,位价(每位价格)。存储层次结构:(1)缓存-主存层次:解决==CPU==和==主存速度==不匹配问题。(2)主存-辅存层次:解决容量问题。 二.主存储器 1.概述基本组成: 存储体(大楼)–存储单元(房间)–存储元件(床位)-- 0 / 1(无人/有人)。主存中存储单元地址的分配: 主存个存储单元的空间位置...

这是我观看了b站up做的笔记
@TOC

一. 概述

分类:
在这里插入图片描述
层次结构:

  1. 性能指标:速度,容量,位价(每位价格)。
    在这里插入图片描述
  2. 存储层次结构:
    (1)缓存-主存层次:解决==CPU==和==主存速度==不匹配问题。
    (2)主存-辅存层次:解决容量问题。

在这里插入图片描述

二.主存储器

1.概述

  1. 基本组成: 存储体(大楼)–存储单元(房间)–存储元件(床位)-- 0 / 1(无人/有人)。
  2. 主存中存储单元地址的分配: 主存个存储单元的空间位置是由单元地址号来表示,地址总线是指出储存单元地址号,由地址号可以读出写入一个储存字。
  3. 技术指标:
    (1)==存储容量== :指主存能存放二进制代码的总位数,也可用字节总数 来表示。
    存储容量=存储单元个数 x 存储字长
    存储容量=存储单元个数 x 存储字长/8
    (2)==存储速度== :由存取时间和存储周期来表示。

2. 半导体储存芯片

基本结构:
在这里插入图片描述
容量:由==地址线==(单向)和==数据线==(双向)的位数共同反应。
列:

地址线 数据线 容量
10 4 2^10(1k)*4
14 1 2^14(16k)*1
13 8 2^13(8k)*8

控制线
(1)读写控制线:决定芯片进行读写操作。
(2)片选线:用来选择储存芯片。
译码驱动方式:==线选法==和==重合法==

3.随机存储器(RAM)

DRAM(动态):用在==主存==
SRAM(静态):用在==缓存==

DRAM(动态) SRAM(静态)
存储原理 容量 触发器
集成度
芯片引脚
功耗
价格
速度
刷新

4.只读存储器(ROM)

定义: 一般保存系统程序或系统的配置信息
半导体ROM基本器件:MOS型和TTL型。

  1. MROM:用户不发改变原始状态。
  2. PROM:可以改变一次(一次性)。
  3. EPROM:(多次性编程)。
  4. EEPROM:既可局部,也可全部。
  5. 闪速存储器:快擦型存储器

5.存储器与CPU的连接

  1. 存储容量的扩展

CS (片选线 ):连接芯片
WE:读,写

(1)位扩展 : 指增加==存储字长==(就是增加数据线)。
(2)字扩展 :指增加==存储器字的数量==,也称存储单元(就是增加地址线)
(3)字,位扩展 :两个都增。

  1. 存储器与CPU连接
    (1)地址线连接:通常将==CPU地址线的低位==与==存储芯片的地址线相连==(CPU地址线多于存储芯片地址线)。
    (2)数据线连接 : 若存储芯片与CPU的数据线不相等,就对存储芯片进行==扩位==(使他们数据位数相等)。
    (3)读 / 写命令线连接 :高电平为读,低电平为写。
    (4)片选线连接 :是CPU与存储芯片正确工作的关键。==片选有效信号==与CPU的访存信号MREQ(低电平有效,有效时,这次访问的地址才在存储器当中)有关。
    (5)合理选择存储芯片 :==ROM==存放系统程序,==RAM==为用户编程设计。

解题步骤
(1)写出对应的二进制地址码
(2)确定芯片数量及类型
(3)分配地址线
(4)确定片选信号
(5)确定片选逻辑

6.存储器校验

  1. 汉明码:1950年提出,具有以为纠错能力。
  2. 汉明码的分组是一种非划分方式。
  3. 校验位: 指对一组数据进行效验,不和其他组共有。

7.提高访存速度的措施

目的:提高主存的存取速度
多体并行系统:采用多体模块组成的存储器。

三.高速缓冲存储器(cache)

1.概述

主要作用:解决主存与CPU速度不匹配的问题。

CPU
缓存
主存
  1. 工作原理
  1. 主存由2^n个可编译的字组成,每个字有唯一的n位地址
  2. ==主存== 和 ==缓存==以==块== 为单位存储。
  3. 块的大小相同

图片

  1. CPU读取主存的字
    两种情况(1)所需字已在缓存中,可直接访问Cache(一次送一个字节)。
    (2)不在,将改字所在的主存整个字块调到缓存。
  2. 命中率
    (1)Cache ==容量越大== CPU命中率越高。
    (2)命中Cache:说明主存快已经调入缓存中。
    (3)未命中:未调入。
  3. 基本结构
    (1)Cache存储体。
    (2)地址映射变换机构
    (3)替换机构
    (4)Cache的读写操作
    在这里插入图片描述

2.Cache–主存地址映射和替换策略

映射机构:主存的块可以放到缓存那些块当中。
替换机构:完成了主存当中的一个块在Cache当中的查找操作。

  1. 直接映射(不灵活):==某一== 主存块==只能固定==映射到==某一==缓存块。
  2. 全相联映射(成本高):==某一==主存块==能== 映射到==任一==缓存块
  3. 组相联映射:==某一== 主存块==只能==映射到==某一==缓存组中的==存储块==当中

算法:

  1. 先进先出(First-In-First-out,FIFO)算法。
  2. 近期最少使用(Least Recently Used,LRU)算法。

四.辅助存储器(外部存储器)

特点:不直接与CPU交换信息
与主存一起组成了存储器系统的==主存-辅存==层次

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