Pin 113      host发送给Ascend 310中断信号，非下电接口，可用来唤醒Atlas 200。用户板做外部上拉，上拉VBUCK8_1V8。Pin 17        发送给host的alert信号，低有效。用户板做外部上拉，上拉电阻使用10K上拉VBUCK8_1V8。Pin 109      未用悬空Pin 23   Pin 25         为调试接口，串口输出系统打印信息，MINI测电平为1V8，注意电平转换。 Pin 140 Pin 142        不用可预留接口。 1、SD\EMMC,SPI,UART,I2C,USB2\3，留UART,可以查看模块系统信息，方便后期问题排查，其余可悬空。2、可以通过PCIE调试。

1、没有2、不需要

LDO9_2V95/1V8为SD卡模式下SD卡接口电平输出，检查下模式设置对不对。

PHY芯片更换后网不通，考虑其工作是否正常，可测试时钟与数据RGMII_TXD时序是否满足PHY建立与保持时序

紧急，出现两块故障，一块温度过高，一块不通讯模块装到整机上测试，模块工作正常，在工作中模块温度很高，模块表面烫手模块装到PCB板上外接网线接电脑测试（用PCB板上的TF卡与模块测试通讯功能），在测试过程中模块和TF卡不通讯。以上问题是否为个例，更换其余模块均正常吗？1、（1）、温度过高，考虑电源模块是否故障，产生过压过流现象，（2）、未用功能是否关闭如EMMC时钟等   （3）、检查模块时钟频率是否升高。2、（1）、模式配置是否正确   （2）、TF卡是否损坏。

想问atlas的pcie clk输入是否是必须的？是不是要给ep端一个适当的复位？pcie识别lane 是X2，还是X4是自动的还是要设置？有什么排查的方法吗？1、PCIE_CLK_IN需结合PCIE_CLKREQ_N时钟需求信号使用，在RC模式下，信号不用，悬空即可。在EP模式下，Atlas 200 AI加速模块（型号 3000）输出给PCIehost：– 输出低电平指示PCIe host提供参考时钟。– 输出高电平指示PCIe host关闭参考时钟。结果：RC必须输入，EP可关闭。2、由mini模块122管脚输出用于控制后级EP设备的PCIe PHY复位/解复位。需要配合后级EP设备的PCIe时序使用；Atlas 200内部有100K上拉电阻；建议做成OD接口来控制后端EP设备的PERST信号，用户板需注意后级EP设备的电平提前做隔离结果：需要复位3、需要确定FPGA fpga本身提供的能力，取最小值4、（1）、验证问题属于200还是FPGA（2）、确定管脚的配置是否正确（3）、确定软件版本是否匹配